就業場所: Kanagawa
賃金: ご相談可能
雇用形態: Permanent
言語: English > Business Level, Japanese > Fluent
業界: Technology/Online
サブカテゴリ―: Software Company
職種: Manufacturing & Engineering

会社概要

ケイデンスは世界のエレクトロニクスメーカーへ電子設計にかかわる包括的なテクノロジーおよびサービスを提供しているEDA(Electronic Design Automation、電子設計自動化)ソフトウェアの大手企業です。
人工知能、5G、自動運転、産業用IoTデバイスなど先端のアプリケーションに向けたソリューションを開発している革新的な企業と協業し、半導体、コンピュータ・システム、ネットワーキングおよび通信機器、家庭用電子製品、およびその他各種電子製品の設計の迅速化と管理のために使用されるソフトウェア・ツールをはじめ、IPコア、メソドロジー・サービス、設計サービスなど幅広いソリューションを提供しています。
ケイデンスの本社はカリフォルニア州サンノゼにあり、世界各地に販売、サポート拠点、デザイン・センターおよび研究開発施設があります。ケイデンスの株式は、NASDAQ株式市場に上場されています。世界の従業員数は約8,600人、日本オフィスには約180人在籍しております。

仕事内容

業務内容
・ケイデンスのA/MS IC設計ツールに関する顧客サポートおよびコンサルティング業務

■主な担当製品:Virtuoso Layout Suite (VSL)

応募資格

■経験/スキル

学校卒業後5年以上のA/MS ICのレイアウト設計検証の知識や経験のある方
デザインルール、回路―レイアウト照合(LVS)、寄生素子抽出に関する経験のある方
SPICE シミュレーションやミックスシグナルシミュレーションの経験のある方
エレクトロマイグレーションやIRドロップ解析の経験のある方
シグナル・インテグリティやパワー・インテグリティ解析の経験のある方
IC回路やPCB/パッケージの熱解析の知識や経験のある方
プログラミングの経験のある方:Perl, Tcl, Python, SKILL等
種々の分野のメンバーや顧客とのコミュニケーションが可能な方
英語でのメールのやり取り及び英語での技術的会話に支障がない事
日本語でのコミュニケーションに問題ない事。英語や中国語が可能であれば尚可。
Verilog-A/Verilog-AMS/SystemVerilog Realのモデリング経験があれば尚可。
16nm以下の微細化プロセスの知識やDFM, IC製造業務に携わった経験があれば尚可
アナログ設計ツールサポート経験3年以上。VirtuosoやSpectreの使用経験があれば尚可

その他情報


試用期間: 3months
受動喫煙: N/A
時間外労働: 専門業務型裁量労働制(1日のみな労働時間5時間、出退勤時刻の目安:9:00~17:30)
加入保険: 各種社会保険(関東IT健康保険組合加入)、退職金制度、企業型確定拠出年金制度、団体生命・入院保険等、通年型オンライン研修制度
休日: Calender
就業時間: 9:00 PM - 5:30 PM
休憩時間: 12:00 PM - 1:00 PM
福利厚生: 給与:Annual Base 4.65 M-6.2 M JPY + Target Bonus (annual base*15%)
求人番号: JO-210914-268522

案件応募

こちらから Application Engineer Analog/Mixed-Signal IC design へご応募いただけます。応募書類を拝見させて頂き、次のステップにお進み頂きます方へ直接ご連絡をさせて頂きます。

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