Location: Kanagawa
Salary: Open
Employment Type: Permanent
Languages: English > Conversational, Japanese > Business Level

Company Overview

<TSMC Design Technology Japan, Inc.>
 横浜、みなとみらいに新設された、TSMCデザインセンター(JDC)は、TSMC本社/R&Dセンターに所属し、
 最先端技術開発に参画しています。
 大手ファブレス、IDMを顧客として、7nm/5nm以降の最先端設計ソリューションを開発、提供することがミッションです。

<あなたに提供できる機会>
 ワールドクラスのデザインチームと協力し、世界トップクラスのデザインサービスエコシステムの中で、
 5nmプロセス、3nmプロセス、更なる先端ノードを含む世界最先端の半導体技術開発に参画することにより、
 技術やリーダーシップのスキルに磨きをかけることができます。

 ワールドワイドに広がる主要顧客をサポートする機会もあり、日々の生活に変革をもたらす最先端製品を
 世の中に送り出す貢献ができます。

 Pre-Siliconのデザインフローのあらゆる面での開発、最適化に携わり、半導体のイノベーションを実現します。
 - 顧客企業の要望に基づくAPR化サポート
 - Design-process co-optimization、内部テストチップの開発
 - Foundation IP開発として、SRAMマクロ、コンパイラの開発
 - プロセスのAPRを可能にするデザインフロー開発
 - 合成、フロアプラン、APR、タイミング/パワー・サインオフ&物理検証

<TSMCは、1987年の設立以来、専業ファンドリービジネスの先駆者であり続けるグローバルリーディングカンパニー> 
 世界中のお客様とパートナーに向け、業界をリードするプロセステクノロジーと、
 製品設計を可能にするエコシステムを提供し、世界の半導体産業に革新をもたらしています。
 7nmプロセスの量産化とEUVリソグラフィー技術の商用化において、最初に成功しました。

Job Description

先端プロセスノード、パッケージ技術に向けたモデリング、テスト手法開発
※ご経験とスキルに応じて、テクニカルマネージャー
(DFTマネジメント、チームビルディング)としてのポジションもご用意できます。

- DFT仕様~パターン適用までのタスク遂行
- トップ/ブロックレベルのDFT挿入
(スキャン圧縮、バウンダリスキャン、ATPG、パターンシミュレーション) 
- DFT回路と他ブロックとのインターフェイス検証、タイミングシミュレーション
- タイミング制約/課題解決

Requirements

【必須(MUST)】
- 大規模SoC向けDFT、テストフロー設計経験
- JTAG、ATPG、歩留り学習、論理診断、スキャン圧縮、IEEE 1500Std、
 MBISTなどDFT技術
- Synopsys DFT Compiler、Tetramax、VCS経験
- プログラミングスキル(Python / TCL / シェルスクリプト)

【歓迎(WANT)】
- TessentおよびModus / Encounterツールスイート経験
- 技術的な議論ができるレベルの英語力

【望ましい人物像】
- 優れた顧客志向の姿勢
- 学習意欲、進んで問題解決できる姿勢
- コミュニケーションスキルを備えて、チームプレイができる方
- 責任感の強い方

Additional Information

※Onlineで会社説明会を実施しています。応募前に会社理解を深められる機会です。
 参加希望の方は、どうぞお知らせください。


Probation Period: 3 months
Smoking Conditions: No
Overtime: Yes
Social Insurance: 健康保険、厚生年金、雇用保険、労災保険
Holidays: 完全週休2日制(土日祝)、年末年始休暇、夏期休暇、年次有給休暇
Working Hours: 9:00 AM - 6:00 PM
Lunch Break: 12:00 PM - 1:00 PM
Benefits: ご経験と評価に応じて決定いたします
Job reference: JO-210911-268421

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